“芯事重重”半导体产业研究策划，本期聚焦DUV光刻机生产5nm的理论分析，独家发布腾讯新闻，未经授权，请勿转载。
作者 前台积电建厂专家 Leslie Wu（公众号：梓豪谈芯）
编辑 苏扬
你可能不知道，问世超过20年的DUV光刻机，还在发光发热。
使用浸润式DUV光刻机+多重曝光技术生产5nm芯片完全可行，不计代价的情况下甚至能做到3nm。
尽管理论上可行，且在7nm节点上已被部分晶圆厂验证过，但这需要诸多条件同时满足，比如多重曝光中关键的“套刻精度”——多次曝光之间图形对准的精度。
此外，也还涉及到许许多多的制程手段，比如相移光罩、模型光学临近效应修正、过蚀刻、反演光刻等，甚至基于最新的定向自组装光刻技术，在不依赖更高分辨率光刻的情况下，也有生产5nm芯片的可能。
当然，这么做需要付出高昂的成本，一般晶圆厂不会采用这种极端的手段来量产先进工艺芯片，毕竟主流的方案都是经过市场优胜劣汰，筛选出来的最符合商业逻辑的制造方式。
我们先从一个基础知识讲起，但如果你对工艺节点有系统的认知，可跳过第一部分。
01 5nm是文字游戏？
想要搞清楚浸润式光刻机+多重曝光到底能否做到5nm之前，需要先厘清什么是5nm。正好这两天，也有人把这个话题又拿出来吵，说ASML揭了晶圆厂的老底。
在展开说线宽的话题之前，我们需要知道，晶体管的作用，线宽在这里面扮演的价值。
晶体管通过栅极（Gate）来控制电路的导通和截止，导通代表1，截止代表0，以此来实现二进制计算。栅极长度（Gate length）越小，电流通过晶体管的源极（Source）、漏极(Drain)的速度就越快，即芯片的性能越强。
* 图1：MOSFET场效晶体管平面结构示意图
过去，晶体管的栅极长度被定义为线宽，和工艺节点名保持一致，光刻、沉积、刻蚀、扩散都是缩小线宽的核心制程。
随着FinFET、Nanasheet这些立体的晶体管结构的问世，半导体行业开始着重突出等效性能的概念——虽然叫14nm，但它的栅极长度远不止14nm。例如，英特尔的14nm工艺，栅极长度是24nm，台积电的7nm工艺，栅极长度是22nm。
另一方面，线宽并不能作为衡量晶体管密度的特征参数，这是因为即便线宽很小，但如果栅极之间的间距很大，单位面积内容纳的晶体管数量依然无法提升。这个时候，如果要表示元件的微缩程度，就需要引出另一个关键指标——周距（Pitch，也有节距的叫法），如下图。比如，过去1个单位面积下有9个晶体管，通过缩小周距，可容纳10个晶体管。
* 图2：线宽/栅极长度、周距与半周距的关系
90年代，0.35μm以前，工艺节点、半周距（Half pitch，即周距的一半）与栅极长度均一致，但在这之后，半周距、栅极长度与节点的对应关系出现分歧。从下面的图表我们可以清楚看出节点，半周距与栅极长度的关系与演变。
回到最开始的话题，当我们在说5nm的时候，其实只是在说它的制程节点，而并不是实际的线宽。
许多朋友喜欢说，现在各家半导体大厂宣称的多少nm工艺都是营销话术，严格意义上，20年前所有工艺节点都是如此。10年前，行业进入14nm的FinFET立体结构时代，则彻底地打破节点、周距、栅极长度与线宽的关联。
没有统一的标准自然会被企业拿来玩文字游戏模糊概念，三星在其14nm节点首开先河，台积电为了不落人后马上跟进，但保守的定义为16nm，只有自诩为“摩尔定律”坚定追随者的英特尔，当时还在死磕传统线宽的命名方式，直到2021年才全面修改节点命名，跟随竞争对手的节奏。
但这有问题吗？其实一点问题都没有。
晶体管早就从平面变为立体结构，如果我们把线宽的概念转化为单位晶体管密度(MTr/mm2，即每平方毫米百万晶体管数)，会发现摩尔定律并没有消亡，只是以一种不同的形态继续生效——晶体管单位密度仍一直在增加——原本摩尔定律规定的就是“晶体管数量每18个月提升一倍”。
02 晶体管密度江湖里的搏杀
针对晶体管的各种特征尺寸多而复杂，每个厂商都有不同的定义设计，不同厂商相同制程工艺的产品也不完全具有可比性。
目前直观比较各家制程差异的唯一办法，就是回归摩尔定律的本质，对比晶体管密度，即单位面积内的晶体管数量。
根据上表的数据，在14nm节点英特尔、台积电、三星单位晶体管数量都是每平方毫米0.3亿颗左右。
10nm开始，英特尔将14nm+++改为Intel 10，名字是跟上了，但晶体管数量却成了倒
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